92922-2023 - ErgebnisDeutschland-Erlangen: Elektronische Bauteile
OJ S 32/2023 14/02/2023
Bekanntmachung vergebener Aufträge
Lieferungen
Rechtsgrundlage:
Richtlinie 2014/24/EU

Abschnitt I: Öffentlicher Auftraggeber

I.1.
Name und Adressen
Offizielle Bezeichnung: Fraunhofer-Gesellschaft für angewandte Forschung e.V. für ihr Fraunhofer Institut für Integrierte Schaltungen IIS
Postanschrift: Am Wolfsmantel 33
Ort: Erlangen
NUTS-Code: DE252 Erlangen, Kreisfreie Stadt
Postleitzahl: 91058
Land: Deutschland
Kontaktstelle(n): Fraunhofer Institut für Integrierte Schaltungen e.V.
E-Mail: einkauf@iis.fraunhofer.de
Internet-Adresse(n):
Hauptadresse: https://vergabe.fraunhofer.de/NetServer/
I.4.
Art des öffentlichen Auftraggebers
Andere: Öffentlich geförderter eingetragener Verein
I.5.
Haupttätigkeit(en)
Andere Tätigkeit: Forschung und Entwicklung

Abschnitt II: Gegenstand

II.1.
Umfang der Beschaffung
II.1.1.
Bezeichnung des Auftrags
embedded field programmable gate array (eFPGA) hard IP
Referenznummer der Bekanntmachung: PR230378
II.1.2.
CPV-Code Hauptteil
31711100 Elektronische Bauteile
II.1.3.
Art des Auftrags
Lieferauftrag
II.1.4.
Kurze Beschreibung
Das Fraunhofer IIS/EAS ist auf der Suche nach einer Embedded Field Programmable Gate Array (eFPGA) Hard IP. Die IP muss für die TSMC 16FFC Technologie entwickelt werden. Das Fraunhofer IIS/EAS sucht außerdem nach einer Hochleistungslösung, d.h. einer Taktrate von mehr als 500 MHz für den OpenCores Benchmark.
II.1.6.
Angaben zu den Losen
Aufteilung des Auftrags in Lose: nein
II.1.7.
Gesamtwert der Beschaffung
Wert ohne MwSt.: 500 000,00 EUR
II.2.
Beschreibung
II.2.3.
Erfüllungsort
NUTS-Code: DED21 Dresden, Kreisfreie Stadt
II.2.4.
Beschreibung der Beschaffung
Das Fraunhofer IIS/EAS ist auf der Suche nach einer Embedded Field Programmable Gate Array (eFPGA) Hard IP. Die IP muss für die TSMC 16FFC Technologie entwickelt werden. Das Fraunhofer IIS/EAS sucht außerdem nach einer Hochleistungslösung, d.h. einer Taktrate von mehr als 500 MHz für den OpenCores Benchmark.
Die IP muss innerhalb der TSMC 16FFC-Technologie in einem Metallstapel implementiert werden
1P13M_2Xa1Xd_H_3Xe_VHV_2Y_2YY_2R.
Basierend auf den Anforderungen entwickeln Fraunhofer und der eFPGA-Anbieter die am besten geeignete Lösung für die eFPGA-Konfiguration.
Übersetzt mit www.DeepL.com/Translator (kostenlose Version)
II.2.5.
Zuschlagskriterien
Preis
II.2.11.
Angaben zu Optionen
Optionen: nein
II.2.13.
Angaben zu Mitteln der Europäischen Union
Der Auftrag steht in Verbindung mit einem Vorhaben und/oder Programm, das aus Mitteln der EU finanziert wird: nein
II.2.14.
Zusätzliche Angaben

Abschnitt IV: Verfahren

IV.1.
Beschreibung
IV.1.1.
Verfahrensart
Auftragsvergabe ohne vorherige Bekanntmachung eines Aufrufs zum Wettbewerb im Amtsblatt der Europäischen Union (für die unten aufgeführten Fälle)
  • Die Bauleistungen/Lieferungen/Dienstleistungen können aus folgenden Gründen nur von einem bestimmten Wirtschaftsteilnehmer ausgeführt werden:
    • nicht vorhandener Wettbewerb aus technischen Gründen
Erläuterung:
Vergabebegründung zum Vorgang PR230378
Ausnahmetatbestand § 14 (4) Nr. 2 c) VgV
1) Beschreibung der zu beschaffenden Leistung
In dem Projekt werden sowohl Analog als auch Digitalkomponenten – mit entsprechender Rechenleistung – benötigt. Die Analogkomponenten werden in dem Projekt selbständig entwickelt, aber für den Digitalteil wird eine entsprechendes IP eingekauft, so wie das heute in der Entwicklung „Stand der Technik“ ist. Dabei wird auf Grund der Anforderungen – an sich immer wieder ändernde Protokolle im Bereich der Quantenkommunikation - nicht auf eine IP in Form einer CPU gesetzt, sondern auf eine flexible Lösung als rekonfigurierbare embedded FPGA. Dabei sind die Anforderungen bezüglich der Rechenleistung an den eFPGA besonders hoch, da die Protokolle der Quantenkommunikation dieses erfordern. Das Gesamtsystem soll in der Schaltkreistechnologie TSMC 16nm gefertigt werden, da auch die anderen Komponenten des Systems in dieser Technologie designt werden. Daher muss auch das eFPGA IP zwingend für die Technologie TSMC 16nm designt sein.
2) Notwendige Voraussetzungen für die Erfüllung der Aufgabe
Die Anforderungen an das eFPGA sind hier insbesondere:
- Hohe Rechenleistung – nachgewiesen durch die maximal erreichbare Frequenz im OpenCoure Benchmark
- IP Design für TSMC 16FFC Technologie – Metalstack 1P13M_2Xa1Xd_H_3Xe_VHV_2Y_2YY_2R.
- Anzahl der LUTS größer als 100.000
- Anzahl der „Digital processing unit“ größer als 128 units wobei jede „Digital processing unit“ mindestens eine Datenbreite von 64-bit aufweisen muss
- Verfügbarkeit aller Tools zum Design und zum Test
3) Alleinstellungsmerkmale des Anbieters
Nur die Firma Achronix bietet das eFPGA IP in der Schaltkreistechnologie TSMC 16nm am Markt an und erfüllt damit die Voraussetzung. Weiterhin sind die Anforderungen an die Performance zu erfüllen. Die Anforderung ist dabei, dass das eFPGA IP bei der TSMC 16nm Technologie bei der folgenden Konfiguration: TSMC 12/16FFC slow corner unter Verwendung von LVT und UVLT Devices die Performance erfüllt. Unter diesen Bedingungen muss eine Prozessorfrequenz von mindestens 500 MHz erreicht werden im OpenCore Benchmark. Diese Anforderung wird vom Achronix IP als einzigem Anbieter am Markt erfüllt. Nur Achronix kann auf Grund ihres patentierten eFPGA IPs diese Anforderungen erfüllen, da nur die Kombination dieser zu der hohen, einzigartigen Leistung/Frequenz führt. Weiterhin muss der eFPGA core auf die TSMC 16nm Variante Metalstack 13 angepasst sein, was durch den Achronix eFPGA IP erfüllt wird.
Die Firma Achronix hat zwei Patente auf ihre eFPGA Technologie. Diese Patente stellen sicher, dass die nötige Performance erreicht werden kann. Damit bieten aktuell keine anderen Anbieter solche eFPGA mit der entsprechenden Performance an. Die beiden Patente beschreiben den inneren Aufbau eines eFPGAs in Form der Kacheln auf denen der eFPGA basiert. Dabei wird in den beiden Patenten die genaue Verknüpfung und der Aufbau der Kachel beschrieben. Dieser in den beiden Patenten beschriebene Aufbau ermöglicht die hohe maximale Taktfrequenz in dem OpenCoure Benchmark.
IV.1.3.
Angaben zur Rahmenvereinbarung oder zum dynamischen Beschaffungssystem
IV.1.8.
Angaben zum Beschaffungsübereinkommen (GPA)
Der Auftrag fällt unter das Beschaffungsübereinkommen: nein
IV.2.
Verwaltungsangaben
IV.2.8.
Angaben zur Beendigung des dynamischen Beschaffungssystems
IV.2.9.
Angaben zur Beendigung des Aufrufs zum Wettbewerb in Form einer Vorinformation

Abschnitt V: Auftragsvergabe

Auftrags-Nr.: PR230378
Bezeichnung des Auftrags:
embedded field programmable gate array (eFPGA) hard IP
Ein Auftrag/Los wurde vergeben: ja
V.2.
Auftragsvergabe
V.2.1.
Tag des Vertragsabschlusses
30/01/2023
V.2.2.
Angaben zu den Angeboten
Anzahl der eingegangenen Angebote: 1
Der Auftrag wurde an einen Zusammenschluss aus Wirtschaftsteilnehmern vergeben: nein
V.2.3.
Name und Anschrift des Wirtschaftsteilnehmers, zu dessen Gunsten der Zuschlag erteilt wurde
Offizielle Bezeichnung: Achronix Semiconductor Corporation
Ort: Santa Clara
NUTS-Code: US United States
Land: Vereinigte Staaten
Der Auftragnehmer ist ein KMU: ja
V.2.4.
Angaben zum Wert des Auftrags/Loses
Gesamtwert des Auftrags/Loses: 500 000,00 EUR
V.2.5.
Angaben zur Vergabe von Unteraufträgen

Abschnitt VI: Weitere Angaben

VI.3.
Zusätzliche Angaben
VI.4.
Rechtsbehelfsverfahren/Nachprüfungsverfahren
VI.4.1.
Zuständige Stelle für Rechtsbehelfs-/Nachprüfungsverfahren
Offizielle Bezeichnung: Die Vergabekammern des Bundes
Postanschrift: Villemombler Straße 76
Ort: Bonn
Postleitzahl: 53123
Land: Deutschland
VI.5.
Tag der Absendung dieser Bekanntmachung
09/02/2023