Mémoires DAC - Réalisation des tâches 1.1 à 1.12 :
1) Pour la tranche ferme
- Layout TOP :
Prise en main de la base de données et de la technologie 22nm
- Layout TOP :
Layout de la couronne de plots d’un testchip, et layout d’assemblage de la couronnes avec les deux fonctions oscillateurs et LDO
- WriteAmplifier Layout unitaire :
Layout du LDO (low voltage regulator) d’écriture du point mémoire
- WriteTermination et control logique Layout Unitaire :
Layout d’un comparateur du courant et de la logique de contrôle des blocs write amplifier et write termination
- Read circuit Layout unitaire
- Top analog Layout top :
Assemblage des trois sous-blocs et minimisation des parasites & extractions pour simulation post extract
- Layout unitaire :
Layout matrice SET 28nm layout cellule élémentaire matrice + mux et polarisations
- Layout unitaire :
Layout de reprise d'un TIA bas bruit technologie 28nm
- Layout unitaire :
Optimisation de layout d’une voie de mesure (base de données d’un précédent testchip) (MUX + TIA + Buffer de sortie + polarisations)
2) Pour la tranche optionnelle n°1
- Layout unitaire :
Layout DAC à base de sources de courant, code thermométrique (fine grain)
- Layout unitaire :
Layout DAC à base de source de courant, code thermométrique (coarse grain)
- Layout top :
Assemblage DAC top (coarse+ fine+structures de test)